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Mar 15, 2023

Imec revela sub

Los chips se volverán 3D a medida que se encojan por debajo de 1nm. Imec, el más avanzado del mundo

Los chips se volverán 3D a medida que se encojan por debajo de 1nm.

Imec, la firma de investigación de semiconductores más avanzada del mundo, compartió recientemente su hoja de ruta de transistores y silicio sub-1nm en su evento ITF World en Amberes, Bélgica. La hoja de ruta nos da una idea de los plazos hasta 2036 para los próximos nodos de proceso importantes y arquitecturas de transistores que la compañía investigará y desarrollará en sus laboratorios en cooperación con gigantes de la industria, como TSMC, Intel, Nvidia, AMD, Samsung y ASML. Entre muchos otros. La compañía también describió un cambio a lo que denomina CMOS 2.0, que implicará desglosar las unidades funcionales de un chip, como las cachés L1 y L2, en diseños 3D que son más avanzados que los enfoques actuales basados ​​en chiplets. Como recordatorio, diez Los angstroms equivalen a 1nm, por lo que la hoja de ruta de Imec abarca nodos de proceso inferiores a '1nm'. La hoja de ruta describe que los transistores FinFET estándar durarán hasta 3 nm, pero luego harán la transición a los nuevos diseños de nanoláminas Gate All Around (GAA) que entrarán en producción de alto volumen en 2024. Imec traza el curso hacia diseños de láminas bifurcadas en 2nm y A7 (0.7nm) , respectivamente, seguidos de diseños innovadores como CFET y canales atómicos en A5 y A2.

Pasar a estos nodos más pequeños se está volviendo más costoso con el tiempo, y el enfoque estándar de construir chips monolíticos con un solo troquel grande ya ha dado paso a los chiplets. Los diseños basados ​​en chiplets dividen varias funciones de chip en distintos troqueles conectados entre sí, lo que permite que el chip funcione como una unidad cohesiva, aunque con compensaciones. La visión de Imec del paradigma CMOS 2.0 incluye dividir los chips en piezas aún más pequeñas, con cachés y memorias divididas en sus propias unidades con diferentes transistores, luego apilados en un arreglo 3D encima de las otras funciones del chip. Esta metodología también se apoyará en gran medida en las redes de suministro de energía de la parte trasera (BPDN) que enrutan toda la energía a través de la parte trasera del transistor. Echemos un vistazo más de cerca a la hoja de ruta de imec y la nueva metodología CMOS 2.0.

Como puede ver en el álbum anterior, la industria enfrenta desafíos aparentemente insuperables a medida que avanzan los nodos, sin embargo, la demanda de más poder de cómputo, particularmente para el aprendizaje automático y la IA, ha aumentado exponencialmente. Esa demanda no ha sido fácil de satisfacer; los costos se han disparado, mientras que el consumo de energía ha aumentado de manera constante con los chips de gama alta; el escalado de energía sigue siendo un desafío, ya que los voltajes operativos de CMOS se han negado obstinadamente a caer por debajo de los 0,7 voltios, y la necesidad continua de escalar a chips más grandes presenta desafíos de energía y enfriamiento que requerirán soluciones completamente nuevas para eludir. Y mientras que el recuento de transistores continúa duplicándose en un camino predecible de la Ley de Moore, otros problemas fundamentales también se están volviendo cada vez más problemáticos con cada nueva generación de chips, como las limitaciones del ancho de banda de interconexión que ha rezagado severamente las capacidades computacionales de los modernos CPU y GPU, lo que dificulta el rendimiento y limita la efectividad de esos transistores adicionales.

Sin embargo, los transistores más rápidos y densos son la primera prioridad, y la primera ola de esos transistores vendrá con los dispositivos Gate All Around (GAA)/Nanosheet que debutarán en 2024 con el nodo de 2 nm, reemplazando los FinFET de triple puerta que alimentan los dispositivos líderes de hoy. -fichas de borde. Los transistores GAA confieren densidad de transistor y mejoras de rendimiento, como una conmutación de transistor más rápida mientras se utiliza la misma corriente de accionamiento que varias aletas. Las fugas también se reducen significativamente porque los canales están completamente rodeados por una puerta, y ajustar el grosor del canal puede optimizar el consumo de energía o el rendimiento. Ya hemos visto que varios fabricantes de chips adoptan diferentes variaciones de esta tecnología de transistores. El líder de la industria, TSMC, planea que su nodo N2 con GAA llegue en 2025, por lo que será el último en adoptar el nuevo tipo de transistor. El RibbonFET de cuatro hojas de Intel con el nodo de proceso 'Intel 20A' presenta cuatro nanohojas apiladas, cada una rodeada por completo por una puerta, y debutará en 2024. Samsung fue el primero en producir GAA para enviar productos, pero la tubería SF3E de bajo volumen- el nodo más limpio no verá la producción en masa. En cambio, la compañía presentará su nodo avanzado para la fabricación de alto volumen en 2024. Como recordatorio, diez Angstroms (A) equivalen a 1 nm. Eso significa que A14 es 1.4nm, A10 es 1nm y vamos a la era sub-1nm en el marco de tiempo de 2030 con A7. Sin embargo, recuerde que estas métricas a menudo no coinciden con las dimensiones físicas reales del chip. Imec espera que los transistores de hoja de horquilla comiencen en 1nm (A10) y duren hasta el nodo A7 (0,7nm). Como puede ver en la segunda diapositiva, este diseño apila el NMOS y el PMOS por separado pero los divide con una barrera dieléctrica, lo que permite un mayor rendimiento y/o una mejor densidad. Los transistores FET (CFET) complementarios reducirán el espacio aún más cuando se instalan por primera vez. llegue con el nodo de 1 nm (A10) en 2028, lo que permitirá bibliotecas de celdas estándar más densas. Eventualmente, veremos versiones de CFET con canales atómicos, mejorando aún más el rendimiento y la escalabilidad. Los transistores CFET, sobre los que puede leer más aquí, apilan dispositivos N- y PMOS uno encima del otro para permitir una mayor densidad. CFET debería marcar el final del escalado de dispositivos de nanoláminas y el final de la hoja de ruta visible. Sin embargo, se necesitarán otras técnicas importantes para romper las barreras de escalado de rendimiento, potencia y densidad, que imec prevé que requerirán un nuevo paradigma CMOS 2.0 y cooptimización de tecnología de sistemas (SCTO).

Al más alto nivel, la cooptimización de la tecnología del sistema (STCO) requiere repensar el proceso de diseño mediante el modelado de las necesidades del sistema y las aplicaciones de destino y luego usar ese conocimiento para informar las decisiones de diseño que intervienen en la creación del chip. Esta metodología de diseño a menudo da como resultado la "desintegración" de las unidades funcionales que normalmente se encuentran como parte de un procesador monolítico, como suministro de energía, E/S y caché, y las divide en unidades separadas para optimizar cada unidad para las características de rendimiento requeridas mediante el uso de diferentes tipos de transistores, lo que también mejora el costo. Uno de los objetivos de desagregar completamente el diseño de chip estándar es dividir cachés/memoria en su propia capa distinta de un diseño apilado en 3D (más sobre esto a continuación), pero esto requiere reduciendo la complejidad en la parte superior de la pila de chips. Renovar los procesos de Back End of Line (BEOL), que se centran en conectar los transistores entre sí y permitir tanto la comunicación (señales) como el suministro de energía, es clave para este esfuerzo. A diferencia de los diseños actuales que entregan energía desde la parte superior del chip hasta el transistores, las redes de distribución de energía trasera (BPDN) enrutan toda la energía directamente a la parte trasera del transistor con TSV, separando así la entrega de energía de las interconexiones de transmisión de datos que permanecen en su ubicación normal en el otro lado. La separación del circuito de alimentación y las interconexiones que transportan datos mejora las características de caída de voltaje, lo que permite una conmutación de transistores más rápida y un enrutamiento de señal más denso en la parte superior del chip. La integridad de la señal también se beneficia porque el enrutamiento simplificado permite cables más rápidos con resistencia y capacitancia reducidas. Mover la red de suministro de energía a la parte inferior del chip permite una unión más fácil de oblea a oblea en la parte superior de la matriz, desbloqueando así el potencial para apilar la lógica. en la memoria Imec incluso prevé posiblemente mover otras funciones a la parte posterior de la oblea, como la interconexión global o las señales de reloj. Intel ya ha anunciado su propia versión de la técnica BPDN, denominada PowerVIA, que debutará en 2024 con el nodo 20A. Intel está listo para revelar más detalles sobre esta tecnología en el próximo evento VLSI. Mientras tanto, TSMC también ha anunciado que traerá BPDN a su nodo N2P que estará en producción de alto volumen en 2026, por lo que estará a la zaga de Intel durante bastante tiempo con esta tecnología. También se rumorea que Samsung adoptará esta tecnología con su nodo de 2nm.

CMOS 2.0 es la culminación de la visión de imec para futuros diseños de chips, que abarca diseños de chips completamente en 3D. Ya hemos visto apilamiento de memoria con 3D V-Cache de segunda generación de AMD que apila memoria L3 sobre el procesador para aumentar la capacidad de memoria, pero imec prevé que toda la jerarquía de caché esté contenida en sus propias capas, con cachés L1, L2 y L3 siendo apilados verticalmente en sus propios troqueles sobre los transistores que componen los núcleos de procesamiento. Cada nivel de caché se crearía con los transistores más adecuados para la tarea, lo que significa nodos más antiguos para SRAM, que se está volviendo más importante a medida que la escala de SRAM ha comenzado a ralentizarse. tremendamente El escalado reducido de SRAM ha llevado a que los cachés consuman un mayor porcentaje del dado, lo que lleva a un mayor costo por MB y desincentiva a los fabricantes de chips a usar cachés más grandes. Como tal, las reducciones de costos asociadas con el cambio a nodos menos densos para caché con apilamiento 3D también podrían generar cachés mucho más grandes de lo que hemos visto en el pasado. Si se implementa correctamente, el apilamiento 3D también puede ayudar a aliviar los problemas de latencia asociados con cachés más grandes. Estas técnicas CMOS 2.0 aprovecharán la tecnología de apilamiento 3D, como la unión híbrida de oblea a oblea, para formar una interconexión 3D directa de matriz a matriz, que usted Puede leer más sobre aquí. Como puede ver en el álbum anterior, Imec también tiene una hoja de ruta 3D-SOC que describe la reducción continua de las interconexiones que unirán los diseños 3D, lo que permitirá interconexiones más rápidas y densas en el futuro. Estos avances se realizarán mediante el uso de nuevos tipos de interconexiones y métodos de procesamiento en los próximos años.

Quizás no conozcas el Centro Interuniversitario de Microelectrónica (imec), pero se encuentra entre las empresas más importantes del mundo. Piense en imec como una especie de Suiza de silicio. Imec sirve como una piedra angular silenciosa de la industria, que reúne a feroces rivales como AMD, Intel, Nvidia, TSMC y Samsung junto con fabricantes de herramientas de chips como ASML y Applied Materials, sin mencionar las empresas críticas de diseño de software de semiconductores (EDA) como Cadence y Synopsys, entre otros, en un entorno no competitivo.

Esta colaboración permite a las empresas trabajar juntas para definir la hoja de ruta de la próxima generación de herramientas y software que utilizarán para diseñar y fabricar los chips que alimentan el mundo. Un enfoque estandarizado es primordial frente al costo y la complejidad profundamente crecientes del proceso de fabricación de chips. Los fabricantes de chips de vanguardia utilizan gran parte del mismo equipo procedente de unos pocos fabricantes de herramientas críticas, por lo que es necesario cierto nivel de estandarización, y eludir las leyes de la física requiere esfuerzos de I+D que pueden comenzar con una década de antelación, por lo que las hojas de ruta de imec nos brindan una amplia vista de los próximos avances en la industria de los semiconductores.

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Paul Alcorn es el editor administrativo adjunto de Tom's Hardware US. Escribe noticias y reseñas sobre CPU, almacenamiento y hardware empresarial.

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