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Dec 30, 2023

Intel es todo

Existe un gran riesgo en la implementación de nueva tecnología para computadoras de última generación.

Existe un gran riesgo en la implementación de nueva tecnología para chips de computadora de última generación. Por lo tanto, los ejecutivos de Intel fueron comprensiblemente cautelosos al ejecutar un plan que el próximo año introduce simultáneamente un nuevo transistor, RibbonFET, y una nueva forma de alimentarlo, PowerVia.

Para eliminar parte del riesgo de este acto de cuerda floja, la compañía ha construido y probado núcleos de procesador compuestos por la generación actual de transistores de Intel combinados con PowerVia. Los núcleos resultantes vieron un aumento de frecuencia de más del 6 por ciento, así como diseños más compactos y un 30 por ciento menos de pérdida de energía. Igual de importante, las pruebas demostraron que incluir energía trasera no hace que los chips sean más costosos, menos confiables o más difíciles de probar en busca de defectos. Intel presentará los detalles de estas pruebas en Tokio la próxima semana en el Simposio IEEE sobre tecnología y circuitos VLSI.

"Queríamos asegurarnos de que podíamos reducir el riesgo... entender todo acerca de PowerVia y luego dar el siguiente paso e integrarnos con RibbonFET", dice Ben Sell, vicepresidente de desarrollo de tecnología de Intel.

PowerVia es la versión de Intel de una tecnología llamada entrega de energía trasera. Hoy en día, los chips se construyen con los transistores en la superficie del silicio y todas las interconexiones que los alimentan y transmiten sus señales de datos construidas sobre ellos. La energía trasera elimina todas las interconexiones que suministran energía debajo del silicio. Esto tiene dos efectos principales. Primero, deja más espacio para las interconexiones de datos por encima del silicio. Y segundo, las interconexiones de energía se pueden hacer más grandes y, por lo tanto, menos resistivas.

La entrega de energía trasera mueve las interconexiones de energía desde arriba del silicio hacia abajo. Intel

Esa combinación mejora el rendimiento de varias maneras. Primero, con una ruta más fácil para que fluya la energía, los circuitos en la CPU experimentan menos caída de voltaje; en otras palabras, hay una caída transitoria más pequeña en el voltaje cuando la demanda de corriente aumenta desde, digamos, un gran bloque de lógica que se enciende. Con menos caída, los transistores se pueden ejecutar más rápido.

En segundo lugar, los núcleos se pueden hacer más compactos, lo que reduce la longitud de las interconexiones entre las celdas lógicas, lo que acelera las cosas. Cuando las celdas lógicas estándar que componen el núcleo del procesador se colocan en el chip, la congestión de las interconexiones evita que se empaqueten perfectamente, lo que deja mucho espacio en blanco entre las celdas. Con menos congestión entre las interconexiones de datos, las celdas encajan mejor, con algunas porciones llenas hasta en un 95 por ciento. Sell ​​dice que es una mejora de dos dígitos. Además, la falta de congestión permitió que algunas de las interconexiones más pequeñas se extendieran un poco, lo que redujo la capacitancia parásita que dificulta el rendimiento.

La ganancia del 6 por ciento de estas ventajas es aproximadamente la mitad de lo que normalmente se obtiene cuando un fabricante de chips reduce los transistores de un nodo tecnológico al siguiente. PowerVia lo ofrece sin cambios en los transistores.

La fabricación de chips habilitados para PowerVia requiere varios pasos adicionales y conduce al resultado inusual de que apenas queda silicio en el chip. Las cosas comienzan bastante normales: los transistores, que en este caso son FinFET fabricados con el proceso Intel 4, se construyen en la superficie del silicio, como de costumbre. La principal diferencia es que también se perfora un grupo de agujeros estrechos y profundos que luego se rellenan con metal. Estos nano-TSV (para vías de silicio pasante) serán importantes más adelante. A partir de ahí, se forman capas de interconexión sobre los transistores para unirlos en celdas lógicas y circuitos más grandes. Hasta ahora, tan regular.

Entonces el proceso da un giro. Una oblea de silicio en blanco, llamada oblea portadora, se une a la parte superior de esas interconexiones y todo se voltea. Luego, la parte inferior de la oblea original (ahora en la parte superior) se pule hasta que los extremos de los nano-TSV queden expuestos. En ese punto, se construyen capas de interconexiones comparativamente gruesas para conectarse a los nano-TSV y formar la red de suministro de energía de la parte trasera. Estas capas de interconexión terminan en las almohadillas de unión que unirán el chip al paquete y al resto de la computadora.

El chip resultante se compone de una gran capa de silicio en blanco como soporte, una capa de interconexiones de datos, una capa cada vez más estrecha de transistores de silicio y una capa de interconexiones de potencia.

Es difícil detectar el silicio en este procesador habilitado para PowerVia. (Pista: es el trozo de blanco en el medio). La mayor parte del chip se compone de las interconexiones de señal arriba y las interconexiones de potencia mucho más gruesas debajo de los transistores. Intel

Es de esperar que tener que construir interconexiones en ambos lados del silicio haga que el costo del chip se dispare. Pero desde el principio, Intel vio una razón por la que ese no sería el caso, dice Sell. La capa de interconexiones más pequeña y compacta, llamada M0, también es la más costosa de producir. Pueden requerir más de un paso a través del paso más costoso de la fabricación de chips, la litografía ultravioleta extrema. Pero sin interconexiones de energía que se interpongan en el camino, las líneas en la capa M0 podrían estar seis nanómetros más separadas de lo que están hoy. Puede que no parezca mucho, pero significa que se necesita menos esfuerzo de EUV para hacerlos. Para el proceso que se presentará el próximo año y para su sucesor, "el ahorro de costos que obtenemos al no escalar tan agresivamente compensa con creces el costo adicional del proceso de entrega de energía en la parte trasera", dice Sell.

Si los planes para PowerVia iban a funcionar, la tecnología tenía que cumplir con ciertos criterios, la mayoría de los cuales tienen que ver con no empeorar las cosas: a pesar de existir en una capa de silicio mucho más delgada, los transistores tenían que funcionar igual de bien; la red de suministro de energía tenía que ser tan confiable como las construidas en la parte frontal del silicio; el calor generado en el silicio no podía salirse de control, a pesar de que los transistores estaban interconectados entre capas de interconexión; y la capacidad de depurar circuitos integrados y detectar defectos de diseño no puede verse obstaculizada.

Tomó algo de esfuerzo cumplir con estos criterios. Por ejemplo, el proceso de interconexión de energía tuvo que modificarse para evitar que afectara a los transistores. E Intel tuvo que establecer algunas reglas de diseño para mantener los problemas térmicos bajo control. También tuvo que idear nuevos métodos para que la depuración funcionara.

Además de todo eso, los ingenieros de Intel tenían que asegurarse de que el rendimiento de los chips PowerVia (la fracción de chips buenos por oblea) estuviera en el objetivo para alcanzar la fabricación de alto volumen, aunque estos chips en particular nunca se venderán. El objetivo aquí era que el rendimiento de los chips Intel 4 PowerVia igualara a los de los chips Intel 4 de hace 9 meses. Los chips PowerVia siempre iban a retrasarse, porque cualquier mejora en el rendimiento de Intel 4 tardaría en traducirse a los experimentos PowerVia. "Lo hicimos un poco mejor que eso", dice Sell. La curva de rendimiento de PowerVia sigue a la de Intel 4 por solo 6 meses.

Con el proceso de PowerVia resuelto, el único cambio que tendrá que hacer Intel para completar su paso de Intel 4 al siguiente nodo, llamado 20A, es el transistor. RibbonFET, la versión de Intel de los transistores de nanoláminas, o gate-all-around, se integrará en el esquema de interconexión ya establecido.

Si todo va bien, y Sell dice que todo va bien, el proceso 20A fabricará las CPU Arrow Lake de la compañía en 2024. La siguiente generación de tecnología, llamada 18A, está destinada tanto a los productos Intel como a los clientes de fundición.

El éxito pondría a Intel por delante de TSMC y Samsung, al ofrecer transistores de nanoláminas y energía trasera. Samsung ya se ha mudado a un dispositivo integral y no está claro cuándo integrará la energía trasera. TSMC está programado para ofrecer dispositivos completos de puerta en 2025, pero no agregará la entrega de energía trasera hasta al menos 2026.